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BT81X (815/6) Interface RVB parallèle du moteur graphique EVE avancé

BT81X (815/6) Interface RVB parallèle du moteur graphique EVE avancé

May 09, 2019

L’interface parallèle RGB comprend 29 signaux - DISP, PCLK, VSYNC, HSYNC, DE, 8 signaux chacun pour R,
G et B.
Un ensemble de registres RVB configure le fonctionnement de l’écran LCD et les paramètres de synchronisation.
REG_PCLK est le diviseur PCLK. La valeur par défaut est 0, ce qui signifie que la sortie PCLK est désactivée. Quand
REG_PCLK est nul (1-1023), la fréquence PCLK peut être calculée comme suit:
Fréquence PCLK = Fréquence d'horloge système / REG_PCLK
La fréquence d'horloge du système BT815 / 6 est programmable. Certaines des fréquences PCLK possibles qui
Les supports BT815 / 6 sont répertoriés dans le tableau 4-11.
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REG_PCLK_POL définit la polarité de l'horloge, avec 0 pour le front d'horloge actif positif et 1 pour l'horloge négative
bord.
REG_CSPREAD contrôle la transition des signaux RVB par rapport au front d'horloge actif PCLK. Quand
REG_CSPREAD = 0, les signaux R [7: 0], G [7: 0] et B [7: 0] changent en fonction du front actif de PCLK. Quand
REG_CSPREAD = 1, R [7: 0] change une horloge PCLK au début et B [7: 0] une horloge PCLK plus tard, ce qui permet de réduire
le bruit de commutation.
REG_DITHER active le tramage de couleur. Cette option améliore l'apparence des demi-teintes sur les écrans.
En interne, le moteur graphique calcule les valeurs de couleur avec une précision de 8 bits. Cependant, la couleur LCD
à une précision inférieure est suffisante.
REG_OUTBITS donne la largeur de bit de chaque canal de couleur; la valeur par défaut est 8/8/8 bits pour chaque couleur R / V / B.
Une valeur inférieure signifie que moins de bits sont générés pour chaque canal, ce qui permet un dithering sur un écran LCD de précision inférieure.
affiche.
REG_SWIZZLE contrôle la disposition des broches de couleur de sortie, pour aider le circuit imprimé à acheminer différents écrans LCD
arrangements de panneau. Le bit 0 du registre provoque l’inversion de l’ordre des bits dans chaque canal de couleur.
Les bits 1 à 3 contrôlent l'ordre RVB. Le réglage du bit 1 entraîne l’échange des canaux R et B. Le réglage du bit 3 permet
rotation à activer. Si le bit 3 est activé, alors (R, V, B) est pivoté à droite si le bit 2 est à un, ou à gauche si le bit 2 est à zéro.

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REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 et REG_HSYNC1 définissent l'écran LCD horizontal
les horaires. Chaque registre a 12 bits pour permettre une plage programmable de 0 à 4095 cycles PCLK. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 et REG_VSYNC1 définissent les synchronisations verticales de l'écran LCD. Chaque
Le registre a 12 bits pour permettre une plage programmable de 0 à 4095 lignes.

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